Начата разработка реконфигурированного ускорителя EulerLine

Начата разработка реконфигурированного ускорителя EulerLine на ПЛИС IntelFPGA, Arria-10 в форм-факторе half-size PCIe, с поддержкой DDR4, QDR4, 2x10GE.

Запланирована поддержка стандарта OpenCL, серийное производство намечено на конец 2017 - начало 2018 года.

Сайт проекта: http://euler-project.com